AArch64AdvSIMDScalarPass.cpp File Reference

#include "AArch64.h"
#include "AArch64InstrInfo.h"
#include "AArch64RegisterInfo.h"
#include "llvm/ADT/Statistic.h"
#include "llvm/CodeGen/MachineFunction.h"
#include "llvm/CodeGen/MachineFunctionPass.h"
#include "llvm/CodeGen/MachineInstr.h"
#include "llvm/CodeGen/MachineInstrBuilder.h"
#include "llvm/CodeGen/MachineRegisterInfo.h"
#include "llvm/Support/CommandLine.h"
#include "llvm/Support/Debug.h"
#include "llvm/Support/raw_ostream.h"

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Macros
#define	DEBUG_TYPE   "aarch64-simd-scalar"
#define	AARCH64_ADVSIMD_NAME   "AdvSIMD Scalar Operation Optimization"

Functions
	STATISTIC (NumScalarInsnsUsed, "Number of scalar instructions used")
	STATISTIC (NumCopiesDeleted, "Number of cross-class copies deleted")
	STATISTIC (NumCopiesInserted, "Number of cross-class copies inserted")
	INITIALIZE_PASS (AArch64AdvSIMDScalar, "aarch64-simd-scalar", AARCH64_ADVSIMD_NAME, false, false) static bool isGPR64(unsigned Reg
	if (Register::isVirtualRegister(Reg)) return MRI -> getRegClass(Reg) ->hasSuperClassEq(&AArch64::GPR64RegClass)
return AArch64::GPR64RegClass	contains (Reg)
static bool	isFPR64 (unsigned Reg, unsigned SubReg, const MachineRegisterInfo *MRI)
static MachineOperand *	getSrcFromCopy (MachineInstr *MI, const MachineRegisterInfo *MRI, unsigned &SubReg)
static unsigned	getTransformOpcode (unsigned Opc)
static bool	isTransformable (const MachineInstr &MI)
static MachineInstr *	insertCopy (const TargetInstrInfo *TII, MachineInstr &MI, unsigned Dst, unsigned Src, bool IsKill)

Variables
static cl::opt< bool >	TransformAll ("aarch64-simd-scalar-force-all", cl::desc("Force use of AdvSIMD scalar instructions everywhere"), cl::init(false), cl::Hidden)
unsigned	SubReg
unsigned const MachineRegisterInfo *	MRI

Macro Definition Documentation

AARCH64_ADVSIMD_NAME

#define AARCH64_ADVSIMD_NAME   "AdvSIMD Scalar Operation Optimization"

Definition at line 62 of file AArch64AdvSIMDScalarPass.cpp.

Referenced by INITIALIZE_PASS().

DEBUG_TYPE

#define DEBUG_TYPE   "aarch64-simd-scalar"

Definition at line 49 of file AArch64AdvSIMDScalarPass.cpp.

Function Documentation

contains()

return AArch64::GPR64RegClass contains

(

Reg

)

References Reg.

Referenced by isFPR64().

getSrcFromCopy()

MachineOperand * getSrcFromCopy ( MachineInstr * MI, const MachineRegisterInfo * MRI, unsigned & SubReg )

static

Definition at line 125 of file AArch64AdvSIMDScalarPass.cpp.

References isFPR64(), MI, MRI, and SubReg.

getTransformOpcode()

unsigned getTransformOpcode ( unsigned Opc )

static

Definition at line 162 of file AArch64AdvSIMDScalarPass.cpp.

References Opc.

Referenced by isTransformable().

if()

if

(

Register::isVirtualRegister(Reg)

)

-> getRegClass(Reg) ->hasSuperClassEq(&AArch64::GPR64RegClass)

References llvm::Register::isVirtualRegister(), MRI, and Reg.

INITIALIZE_PASS()

INITIALIZE_PASS	(	AArch64AdvSIMDScalar	,
		"aarch64-simd-scalar"	,
		AARCH64_ADVSIMD_NAME	,
		false	,
		false	)

References AARCH64_ADVSIMD_NAME.

insertCopy()

MachineInstr * insertCopy ( const TargetInstrInfo * TII, MachineInstr & MI, unsigned Dst, unsigned Src, bool IsKill )

static

Definition at line 272 of file AArch64AdvSIMDScalarPass.cpp.

References llvm::MachineInstrBuilder::addReg(), llvm::BuildMI(), llvm::dbgs(), llvm::getKillRegState(), LLVM_DEBUG, MI, and TII.

isFPR64()

bool isFPR64 ( unsigned Reg, unsigned SubReg, const MachineRegisterInfo * MRI )

static

Definition at line 111 of file AArch64AdvSIMDScalarPass.cpp.

References contains(), llvm::Register::isVirtualRegister(), MRI, Reg, and SubReg.

Referenced by getSrcFromCopy().

isTransformable()

bool isTransformable ( const MachineInstr & MI )

static

Definition at line 182 of file AArch64AdvSIMDScalarPass.cpp.

References getTransformOpcode(), MI, and Opc.

STATISTIC() [1/3]

STATISTIC	(	NumCopiesDeleted	,
		"Number of cross-class copies deleted"	)

STATISTIC() [2/3]

STATISTIC	(	NumCopiesInserted	,
		"Number of cross-class copies inserted"	)

STATISTIC() [3/3]

STATISTIC	(	NumScalarInsnsUsed	,
		"Number of scalar instructions used"	)

Variable Documentation

MRI

unsigned const MachineRegisterInfo* MRI

Initial value:

{
  if (SubReg)
    return false

Definition at line 103 of file AArch64AdvSIMDScalarPass.cpp.

Referenced by llvm::AliasSetTracker::add(), addCalleeSavedRegs(), addCalleeSavedRegs(), addConstantsToTrack(), llvm::DstOp::addDefToMIB(), addHints(), addImplicitDefs(), addIncomingValuesToPHIs(), llvm::RegsForValue::AddInlineAsmOperands(), llvm::PressureDiffs::addInstruction(), llvm::MachineBasicBlock::addLiveIn(), llvm::MachineFunction::addLiveIn(), llvm::addLiveIns(), llvm::AMDGPURegisterBankInfo::addMappingFromTable(), llvm::SITargetLowering::AddMemOpInit(), llvm::MachineInstr::addOperand(), llvm::PressureDiff::addPressureChange(), AdjustBaseAndOffset(), llvm::SITargetLowering::AdjustInstrPostInstrSelection(), llvm::RegisterOperands::adjustLaneLiveness(), adjustMFMA_F8F6F4OpRegClass(), llvm::RISCVRegisterInfo::adjustReg(), llvm::GISelAddressing::aliasIsKnownForLoadStore(), allocateHSAUserSGPRs(), llvm::SITargetLowering::allocateHSAUserSGPRs(), llvm::SITargetLowering::allocateSpecialEntryInputVGPRs(), llvm::SIMachineFunctionInfo::allocateVGPRSpillToAGPR(), allPhiOperandsUndefined(), allUsesHaveSourceMods(), llvm::ARMBaseInstrInfo::analyzeLoopForPipelining(), llvm::PPCInstrInfo::analyzeLoopForPipelining(), llvm::RISCVInstrInfo::analyzeLoopForPipelining(), llvm::AMDGPUResourceUsageAnalysisImpl::analyzeResourceUsage(), llvm::AnalyzeVirtRegLanesInBundle(), llvm::RegisterBankInfo::applyDefaultMapping(), llvm::AMDGPURegisterBankInfo::applyMappingBFE(), llvm::AMDGPURegisterBankInfo::applyMappingDynStackAlloc(), llvm::AMDGPURegisterBankInfo::applyMappingImpl(), llvm::MipsRegisterBankInfo::applyMappingImpl(), llvm::AMDGPURegisterBankInfo::applyMappingLoad(), llvm::AMDGPURegisterBankInfo::applyMappingMAD_64_32(), llvm::AMDGPURegisterBankInfo::applyMappingSBufferLoad(), llvm::AMDGPURegisterBankInfo::applyMappingSMULU64(), applyMnemonicAliases(), llvm::AMDGPUCallLowering::areCalleeOutgoingArgsTailCallable(), llvm::PPCFrameLowering::assignCalleeSavedSpillSlots(), attachMEMCPYScratchRegs(), attemptDebugCopyProp(), llvm::LivePhysRegs::available(), llvm::MIPatternMatch::bind_helper< BindTy >::bind(), llvm::MIPatternMatch::bind_helper< const ConstantFP * >::bind(), llvm::MIPatternMatch::bind_helper< const MachineInstr * >::bind(), llvm::MIPatternMatch::bind_helper< const MachineInstr * >::bind(), llvm::MIPatternMatch::bind_helper< LLT >::bind(), llvm::MIPatternMatch::bind_helper< MachineInstr * >::bind(), llvm::MIPatternMatch::bind_helper< MachineInstr * >::bind(), BitOp3_Op(), blockPrologueInterferes(), llvm::rdf::DataFlowGraph::build(), llvm::AMDGPULegalizerInfo::buildAbsGlobalAddress(), buildAddr64RSrc(), buildAllOnesMask(), buildAnyextOrCopy(), llvm::buildAtomicCompareExchangeInst(), llvm::buildAtomicFlagInst(), llvm::buildAtomicRMWInst(), llvm::buildBarrierInst(), llvm::SPIRVGlobalRegistry::buildConstantInt(), buildCopyFromRegs(), buildCopyToRegs(), buildDefaultVLOps(), buildDefCFAReg(), llvm::buildEnqueueKernel(), llvm::SIInstrInfo::buildExtractSubReg(), llvm::SIInstrInfo::buildExtractSubRegOrImm(), llvm::SPIRVGlobalRegistry::buildGlobalVariable(), buildLogBase2(), llvm::buildMemSemanticsReg(), llvm::buildNDRange(), buildOffsetSrc(), buildOpBitcast(), llvm::AMDGPURegisterBankInfo::buildReadFirstLane(), buildRegSequence(), buildRSRC(), llvm::buildScopeReg(), buildScratchExecCopy(), buildSplatPartsS64WithVL(), buildSplatSplitS64WithVL(), llvm::AMDGPURegisterBankInfo::buildVCopy(), calcNextStatus(), llvm::VirtRegAuxInfo::calculateSpillWeightsAndHints(), canCombine(), canCombine(), canCombine(), canCombineFPFusedMultiply(), canCompareBeNewValueJump(), canCreatePoison(), llvm::canCreatePoison(), canCreateUndefOrPoison(), llvm::canCreateUndefOrPoison(), canEmitConjunction(), canFoldAsPredicatedOp(), canFoldCopy(), canFoldInAddressingMode(), llvm::AArch64InstrInfo::canFoldIntoAddrMode(), canFoldIntoCSel(), canFoldIntoSelect(), llvm::AArch64InstrInfo::canInsertSelect(), llvm::PPCInstrInfo::canInsertSelect(), llvm::SIInstrInfo::canInsertSelect(), llvm::SystemZInstrInfo::canInsertSelect(), llvm::X86InstrInfo::canInsertSelect(), canMemFoldInlineAsm(), llvm::ARMBaseRegisterInfo::canRealignStack(), llvm::LoongArchRegisterInfo::canRealignStack(), llvm::M68kRegisterInfo::canRealignStack(), llvm::X86RegisterInfo::canRealignStack(), llvm::canReplaceReg(), llvm::SIInstrInfo::canShrink(), llvm::AArch64FrameLowering::canUseAsPrologue(), castBufferRsrcFromV4I32(), castBufferRsrcToV4I32(), llvm::MachineInstr::changeDebugValuesDefReg(), llvm::GISelChangeObserver::changedInstr(), llvm::GISelChangeObserver::changingAllUsesOfReg(), checkFnHasLiveInYmmOrZmm(), checkRB(), CheckVGPROverflow(), llvm::checkVOPDRegConstraints(), llvm::MCInstrAnalysis::clearsSuperRegisters(), llvm::X86_MC::X86MCInstrAnalysis::clearsSuperRegisters(), cloneInstr(), llvm::RegisterOperands::collect(), collectHWRegs(), collectVirtRegShapes(), llvm::AMDGPURegisterBankInfo::collectWaterfallOperands(), CombineCVTAToLocal(), combineFPFusedMultiply(), llvm::PPCInstrInfo::combineRLWINM(), llvm::HexagonBlockRanges::computeDeadMap(), computeIndirectRegIndex(), llvm::SITargetLowering::computeKnownAlignForTargetInstr(), llvm::TargetLowering::computeKnownAlignForTargetInstr(), llvm::SITargetLowering::computeKnownBitsForTargetInstr(), llvm::TargetLowering::computeKnownBitsForTargetInstr(), llvm::TargetLowering::computeKnownFPClassForTargetInstr(), llvm::computeLiveIns(), computeLiveOuts(), llvm::AMDGPUTargetLowering::computeNumSignBitsForTargetInstr(), llvm::TargetLowering::computeNumSignBitsForTargetInstr(), llvm::LiveInterval::computeSubRangeUndefs(), computeWeight(), llvm::ConstantFoldBinOp(), llvm::ConstantFoldCastOp(), llvm::ConstantFoldCountZeros(), llvm::ConstantFoldExtOp(), llvm::ConstantFoldFPBinOp(), constantFoldFpUnary(), llvm::ConstantFoldICmp(), llvm::ConstantFoldIntToFloat(), llvm::ConstantFoldVectorBinop(), llvm::RegisterBankInfo::constrainGenericRegister(), llvm::constrainOperandRegClass(), llvm::constrainOperandRegClass(), llvm::AMDGPURegisterBankInfo::constrainOpWithReadfirstlane(), constrainRegClass(), constrainRegToBank(), llvm::constrainRegToClass(), llvm::constrainSelectedInstRegOperands(), convertImplicitDefToConstZero(), convertPtrToInt(), llvm::PPCInstrInfo::convertToImmediateForm(), llvm::SIInstrInfo::convertToThreeAddress(), llvm::VirtRegAuxInfo::copyHint(), llvm::NVPTXInstrInfo::copyPhysReg(), llvm::SPIRVInstrInfo::copyPhysReg(), llvm::WebAssemblyInstrInfo::copyPhysReg(), copySubReg(), llvm::createAArch64beAsmBackend(), llvm::createAArch64leAsmBackend(), createAArch64MCAsmInfo(), createAArch64MCInstPrinter(), llvm::createAMDGPUAsmBackend(), createAMDGPUMCInstPrinter(), createARCMCAsmInfo(), createARCMCInstPrinter(), createARMAsmBackend(), llvm::createARMBEAsmBackend(), llvm::createARMLEAsmBackend(), createARMMCAsmInfo(), createARMMCInstPrinter(), llvm::createAVRAsmBackend(), llvm::createAVRMCCodeEmitter(), createAVRMCInstPrinter(), llvm::createBPFAsmBackend(), llvm::createBPFbeAsmBackend(), createBPFMCInstPrinter(), llvm::createCSKYAsmBackend(), createCSKYMCAsmInfo(), createCSKYMCInstPrinter(), createDXILMCAsmBackend(), createDXILMCInstPrinter(), createHexagonMCAsmInfo(), createHexagonMCInstPrinter(), createLanaiMCInstPrinter(), llvm::createLaneMaskReg(), llvm::AMDGPUTargetLowering::CreateLiveInRegister(), llvm::createLoongArchAsmBackend(), createLoongArchMCAsmInfo(), createLoongArchMCInstPrinter(), llvm::createM68kAsmBackend(), createM68kMCAsmInfo(), createM68kMCInstPrinter(), llvm::Target::createMCAsmBackend(), llvm::Target::createMCAsmInfo(), llvm::Target::createMCAsmInfo(), createMCInstPrinter(), llvm::Target::createMCInstPrinter(), llvm::createMemLibcall(), llvm::createMipsAsmBackend(), createMipsMCAsmInfo(), createMipsMCInstPrinter(), llvm::createMSP430MCAsmBackend(), createMSP430MCAsmInfo(), createMSP430MCInstPrinter(), createNVPTXMCInstPrinter(), createPostIncLoadStore(), llvm::createPPCAsmBackend(), createPPCMCAsmInfo(), createPPCMCInstPrinter(), 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llvm::PPCRegisterInfo::getRegAllocationHints(), llvm::RISCVRegisterInfo::getRegAllocationHints(), llvm::SIRegisterInfo::getRegAllocationHints(), llvm::SystemZRegisterInfo::getRegAllocationHints(), llvm::TargetRegisterInfo::getRegAllocationHints(), llvm::X86RegisterInfo::getRegAllocationHints(), llvm::RegisterBankInfo::getRegBank(), llvm::RegisterBankInfo::getRegBankFromConstraints(), llvm::AMDGPURegisterBankInfo::getRegBankID(), getRegClassesForCopy(), llvm::SIRegisterInfo::getRegClassForOperandReg(), llvm::SIRegisterInfo::getRegClassForReg(), llvm::TargetRegisterInfo::getRegClassWeight(), getRegForPrinting(), getRegFromMIA(), getRegLiveThroughMask(), llvm::AMDGPU::getRegOperandSize(), getRegOpRC(), llvm::getRegPressure(), llvm::TargetRegisterInfo::getRegSizeInBits(), getRules(), getSalvageOpsForCopy(), getSalvageOpsForTrunc(), llvm::AMDGPULegalizerInfo::getSegmentAperture(), llvm::AMDGPURegisterBankInfo::getSGPROpMapping(), getShape(), llvm::RegisterBankInfo::getSizeInBits(), getSrcFromCopy(), llvm::getSrcRegIgnoringCopies(), getSrcStats(), llvm::getStringValueFromReg(), getTestBitReg(), getTileDefNum(), getTileShape(), getTruncStoreByteOffset(), getTypeFromTypeIdx(), getTypeReg(), llvm::MachineInstr::getTypeToPrint(), llvm::Xtensa::getUserRegister(), llvm::AMDGPURegisterBankInfo::getValueMappingForPtr(), llvm::SIInstrInfo::getVALUOp(), getVectorShiftImm(), getVectorSHLImm(), llvm::getVectorSplat(), llvm::AMDGPU::getVGPREncodingMSBs(), llvm::AMDGPURegisterBankInfo::getVGPROpMapping(), llvm::AMDGPU::getVGPRPhysRegClass(), llvm::AMDGPU::getVGPRWithMSBs(), getVRegDef(), llvm::getVRegDef(), llvm::PerFunctionMIParsingState::getVRegInfo(), llvm::getVRegSubRegDef(), llvm::GIMatchTableExecutor::GIMatchTableExecutor(), llvm::CallLowering::handleAssignments(), llvm::AMDGPULegalizerInfo::handleD16VData(), llvm::AMDGPURegisterBankInfo::handleD16VData(), handleInstructionWithEGPR(), handleNDDOrNFInstructions(), hasAllNBitUsers(), hasAllNBitUsers(), hasAllWUsers(), hasAllWUsers(), hasAnyNonFlatUseOfReg(), hasArgumentDef(), llvm::X86InstrInfo::hasCommutePreference(), llvm::TargetInstrInfo::hasHighOperandLatency(), llvm::X86InstrInfo::hasHighOperandLatency(), llvm::MCInstrDesc::hasImplicitDefOfPhysReg(), llvm::AMDGPU::VOPD::InstInfo::hasInvalidOperand(), hasMoreUses(), llvm::RISCVInstrInfo::hasReassociableOperands(), llvm::TargetInstrInfo::hasReassociableOperands(), llvm::RISCVInstrInfo::hasReassociableSibling(), llvm::TargetInstrInfo::hasReassociableSibling(), hasSameNumEltsOnAllVectorOperands(), hasSameValue(), hasSingleUse(), hasTiedDef(), hasUseAfterLoop(), llvm::SIInstrInfo::hasVGPRUses(), hoistAndMergeSGPRInits(), if(), llvm::GCNRegPressure::inc(), increaseSetPressure(), llvm::LiveRegSet::init(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), INITIALIZE_PASS(), llvm::MIRParserImpl::initializeMachineFunction(), initializeRecordStreamer(), llvm::AArch64_MC::initLLVMToCVRegMapping(), llvm::ARM_MC::initLLVMToCVRegMapping(), llvm::MIPS_MC::initLLVMToCVRegMapping(), llvm::X86_MC::initLLVMToSEHAndCVRegMapping(), llvm::WebAssemblyFunctionInfo::initWARegs(), llvm::PPCFrameLowering::inlineStackProbe(), llvm::insertAssignInstr(), insertBitcasts(), llvm::VEInstrInfo::insertBranch(), llvm::AArch64TargetLowering::insertCopiesSplitCSR(), llvm::SITargetLowering::insertCopiesSplitCSR(), llvm::SIInstrInfo::insertEQ(), llvm::LoongArchInstrInfo::insertIndirectBranch(), llvm::RISCVInstrInfo::insertIndirectBranch(), llvm::SIInstrInfo::insertIndirectBranch(), llvm::XtensaInstrInfo::insertIndirectBranch(), insertInlineAsmProcess(), llvm::SPIRVTargetLowering::insertLogicalCopyOnResult(), llvm::insertMultibyteShift(), llvm::SIInstrInfo::insertNE(), InsertNewDef(), insertPHI(), llvm::AArch64InstrInfo::insertSelect(), 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SubReg

unsigned SubReg

Definition at line 102 of file AArch64AdvSIMDScalarPass.cpp.

Referenced by llvm::MachineInstrBuilder::addDef(), llvm::LiveIntervals::addKillFlags(), llvm::SITargetLowering::AddMemOpInit(), llvm::LivePhysRegs::addReg(), llvm::MachineInstrBuilder::addReg(), llvm::MachineInstrBuilder::addUse(), llvm::LiveRangeEdit::allUsesAvailableAt(), llvm::AnalyzeVirtRegLanesInBundle(), llvm::SIInstrInfo::buildExtractSubReg(), llvm::SIInstrInfo::buildExtractSubRegOrImm(), llvm::SIRegisterInfo::buildSpillLoadStore(), llvm::LiveIntervalCalc::calculate(), llvm::X86InstrInfo::classifyLEAReg(), llvm::LiveInterval::computeSubRangeUndefs(), llvm::AArch64InstrInfo::copyGPRRegTuple(), llvm::SIInstrInfo::copyPhysReg(), llvm::AArch64InstrInfo::copyPhysRegTuple(), copySubReg(), llvm::MachineOperand::CreateReg(), llvm::LiveDebugVariables::LDVImpl::emitDebugValues(), emitIndirectDst(), emitIndirectSrc(), llvm::GIMatchTableExecutor::executeMatchTable(), llvm::M68kInstrInfo::ExpandMOVI(), llvm::SIInstrInfo::expandPostRAPseudo(), findHoistingInsertPosAndDeps(), llvm::SIRegisterInfo::findReachingDef(), llvm::TargetInstrInfo::foldMemoryOperand(), llvm::X86InstrInfo::foldMemoryOperandImpl(), foldVGPRCopyIntoRegSequence(), llvm::SIRegisterInfo::getChannelFromSubReg(), getInstReadLaneMask(), llvm::ScheduleDAGInstrs::getLaneMaskForMO(), getMax32BitSubRegister(), llvm::SIRegisterInfo::getNumChannelsFromSubReg(), llvm::SIInstrInfo::getOpSize(), llvm::getRegSequenceSubReg(), llvm::X86RegisterInfo::getReservedRegs(), getSrcFromCopy(), llvm::AArch64RegisterInfo::getStrictlyReservedRegs(), llvm::SIRegisterInfo::getSubRegAlignmentNumBits(), getSubRegForClass(), llvm::MCRegisterInfo::getSubRegIndex(), INITIALIZE_PASS(), insertPHI(), isCrossCopy(), isFPR64(), isSubRegOf(), llvm::MachineOperand::print(), llvm::ARMAsmPrinter::PrintAsmOperand(), llvm::LiveIntervals::repairIntervalsInRange(), resetRegMaskBit(), llvm::SIRegisterInfo::restoreSGPR(), llvm::LiveDebugVariables::LDVImpl::runOnMachineFunction(), llvm::MachineFunction::salvageCopySSAImpl(), selectCopy(), llvm::HexagonDAGToDAGISel::SelectExtractSubvector(), llvm::HvxSelector::selectExtractSubvector(), llvm::MipsRegInfoRecord::SetPhysRegUsed(), llvm::AArch64RegisterInfo::shouldCoalesce(), llvm::ARMBaseRegisterInfo::shouldCoalesce(), llvm::AVRRegisterInfo::shouldCoalesce(), llvm::HexagonRegisterInfo::shouldCoalesce(), llvm::SIRegisterInfo::shouldCoalesce(), llvm::SystemZRegisterInfo::shouldCoalesce(), llvm::TargetRegisterInfo::shouldCoalesce(), llvm::LiveIntervals::shrinkToUses(), llvm::SIRegisterInfo::spillEmergencySGPR(), llvm::SIRegisterInfo::spillSGPR(), STATISTIC(), swapRegAndNonRegOperand(), llvm::LiveIntervals::HMEditor::updateAllRanges(), and llvm::AArch64RegisterInfo::UpdateCustomCallPreservedMask().

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